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实验1 多路选择器

实验一、选择器

选择器是数字逻辑系统的常用电路,是组合逻辑电路中的主要组成元件之一,它是由几路数据输入、一位或多位的选择控制端,和一路数据输出所组成的。多路选择器从多路输入中,选取其中一路将其传送到输出端,由选择控制信号决定输出的是第几路输入信号。

本次实验将介绍几种常用的多路选择器的设计方法;Verilog语言中的always语句块、if-else语句和case语句的使用等。最后请读者自行设计一个多路选择器,熟悉电路设计的基本流程和Vivado的使用。

1、 2选1多路选择器

图 1-1a是2选1选择器的模块图和真值表,图中a和b为输入端;y为输出端,s是选择端,选择两个输入的其中一个输出。当s为0时,y的输出值为a。当s为1时,y的输出值为b。

图 1-1b是2选1选择器的卡诺图,根据卡诺图可以得出2选1选择器的的表达式为y=(~s&a)|(s&b)。根据表达式画出其逻辑电路如图 所示。

实验1 多路选择器

s00001111a00110011b01

实验1 多路选择器

010101y00110101

图 1-1a 2选1选择器

图 1-1b 2选1选择器的卡诺图

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